// -----------------------------------------------------------------------------
// 2018-11-16 10:46:46
// -----------------------------------------------------------------------------
// GIT SHA1: a993cbaae4605d2613d18194371b2e50b91a25ff
// -----------------------------------------------------------------------------
#include <regs/turismo_v0p5_reg.h>

#define BANK_COUNT 62
static const u32 BASE_BANK_SSV6200[] = {
 FBUS_DMAC_REG_BASE     , // 0 
 SBUS_DMAC_REG_BASE     , // 1 
 I2S_TRX_REG_BASE       , // 2 
 I2CMST_REG_BASE        , // 3 
 SPIMST_REG_BASE        , // 4 
 USB20_REG_BASE         , // 5 
 SYS_REG_BASE           , // 6 
 CSR_ALLON_BASE         , // 7 
 TU0_US_REG_BASE        , // 8 
 TU1_US_REG_BASE        , // 9 
 TU2_US_REG_BASE        , // 10
 TU3_US_REG_BASE        , // 11
 TM0_MS_REG_BASE        , // 12
 TM1_MS_REG_BASE        , // 13
 TM2_MS_REG_BASE        , // 14
 TM3_MS_REG_BASE        , // 15
 MCU_WDT_REG_BASE       , // 16
 SYS_WDT_REG_BASE       , // 17
 PWM_REG_BASE           , // 18
 IO_REG_BASE            , // 19
 CSR_I2C_SLV_BASE       , // 20
 SD_REG_BASE            , // 21
 SPI_REG_BASE           , // 22
 CSR_I2C_MST_BASE       , // 23
 UART_REG_BASE          , // 24
 DAT_UART_REG_BASE      , // 25
 FLASH_SPI_REG_BASE     , // 26
 DMA_REG_BASE           , // 27
 D2_DMA_REG_BASE        , // 28
 INT_CTRL_REG_BASE      , // 29
 SYS_UTILS_BASE         , // 30
 RTC_MISC_REG_BASE      , // 31
 HCI_REG_BASE           , // 32
 CO_REG_BASE            , // 33
 EFS_REG_BASE           , // 34
 CSR_SPIMAS_BASE        , // 35
 SPIMAS_TX_BUF_BASE     , // 36
 SPIMAS_RX_BUF_BASE     , // 37
 MRX_REG_BASE           , // 38
 AMPDU_REG_BASE         , // 39
 MT_REG_CSR_BASE        , // 40
 TXQ0_MT_Q_REG_CSR_BASE , // 41
 TXQ1_MT_Q_REG_CSR_BASE , // 42
 TXQ2_MT_Q_REG_CSR_BASE , // 43
 TXQ3_MT_Q_REG_CSR_BASE , // 44
 TXQ4_MT_Q_REG_CSR_BASE , // 45
 TXQ5_MT_Q_REG_CSR_BASE , // 46
 MT_RESPFRM_REG_BASE    , // 47
 HIF_INFO_BASE          , // 48
 PHY_RATE_INFO_BASE     , // 49
 MAC_GLB_SET_BASE       , // 50
 BTCX_REG_BASE          , // 51
 MIB_REG_BASE           , // 52
 WSID_EXT_BASE          , // 53
 RF_REG_BASE            , // 54
 CSR_TU_RF_BASE         , // 55
 CSR_TU_PMU_BASE        , // 56
 CSR_TU_PHY_BASE        , // 57
 MB_REG_BASE            , // 58
 ID_MNG_REG_BASE        , // 59
 MMU_REG_BASE           , // 60
 CSR_TEMP_REG_BASE      , // 61
 0x00000000
};
static const char* STR_BANK_SSV6200[] = {
 "FBUS_DMAC_REG"     , // 0 
 "SBUS_DMAC_REG"     , // 1 
 "I2S_TRX_REG"       , // 2 
 "I2CMST_REG"        , // 3 
 "SPIMST_REG"        , // 4 
 "USB20_REG"         , // 5 
 "SYS_REG"           , // 6 
 "CSR_ALLON"         , // 7 
 "TU0_US_REG"        , // 8 
 "TU1_US_REG"        , // 9 
 "TU2_US_REG"        , // 10
 "TU3_US_REG"        , // 11
 "TM0_MS_REG"        , // 12
 "TM1_MS_REG"        , // 13
 "TM2_MS_REG"        , // 14
 "TM3_MS_REG"        , // 15
 "MCU_WDT_REG"       , // 16
 "SYS_WDT_REG"       , // 17
 "PWM_REG"           , // 18
 "IO_REG"            , // 19
 "CSR_I2C_SLV"       , // 20
 "SD_REG"            , // 21
 "SPI_REG"           , // 22
 "CSR_I2C_MST"       , // 23
 "UART_REG"          , // 24
 "DAT_UART_REG"      , // 25
 "FLASH_SPI_REG"     , // 26
 "DMA_REG"           , // 27
 "D2_DMA_REG"        , // 28
 "INT_CTRL_REG"      , // 29
 "SYS_UTILS"         , // 30
 "RTC_MISC_REG"      , // 31
 "HCI_REG"           , // 32
 "CO_REG"            , // 33
 "EFS_REG"           , // 34
 "CSR_SPIMAS"        , // 35
 "SPIMAS_TX_BUF"     , // 36
 "SPIMAS_RX_BUF"     , // 37
 "MRX_REG"           , // 38
 "AMPDU_REG"         , // 39
 "MT_REG_CSR"        , // 40
 "TXQ0_MT_Q_REG_CSR" , // 41
 "TXQ1_MT_Q_REG_CSR" , // 42
 "TXQ2_MT_Q_REG_CSR" , // 43
 "TXQ3_MT_Q_REG_CSR" , // 44
 "TXQ4_MT_Q_REG_CSR" , // 45
 "TXQ5_MT_Q_REG_CSR" , // 46
 "MT_RESPFRM_REG"    , // 47
 "HIF_INFO"          , // 48
 "PHY_RATE_INFO"     , // 49
 "MAC_GLB_SET"       , // 50
 "BTCX_REG"          , // 51
 "MIB_REG"           , // 52
 "WSID_EXT"          , // 53
 "RF_REG"            , // 54
 "CSR_TU_RF"         , // 55
 "CSR_TU_PMU"        , // 56
 "CSR_TU_PHY"        , // 57
 "MB_REG"            , // 58
 "ID_MNG_REG"        , // 59
 "MMU_REG"           , // 60
 "CSR_TEMP_REG"      , // 61
 ""
};
static const u32 SIZE_BANK_SSV6200[] = {
 FBUS_DMAC_REG_BANK_SIZE     , // 0 
 SBUS_DMAC_REG_BANK_SIZE     , // 1 
 I2S_TRX_REG_BANK_SIZE       , // 2 
 I2CMST_REG_BANK_SIZE        , // 3 
 SPIMST_REG_BANK_SIZE        , // 4 
 USB20_REG_BANK_SIZE         , // 5 
 SYS_REG_BANK_SIZE           , // 6 
 CSR_ALLON_BANK_SIZE         , // 7 
 TU0_US_REG_BANK_SIZE        , // 8 
 TU1_US_REG_BANK_SIZE        , // 9 
 TU2_US_REG_BANK_SIZE        , // 10
 TU3_US_REG_BANK_SIZE        , // 11
 TM0_MS_REG_BANK_SIZE        , // 12
 TM1_MS_REG_BANK_SIZE        , // 13
 TM2_MS_REG_BANK_SIZE        , // 14
 TM3_MS_REG_BANK_SIZE        , // 15
 MCU_WDT_REG_BANK_SIZE       , // 16
 SYS_WDT_REG_BANK_SIZE       , // 17
 PWM_REG_BANK_SIZE           , // 18
 IO_REG_BANK_SIZE            , // 19
 CSR_I2C_SLV_BANK_SIZE       , // 20
 SD_REG_BANK_SIZE            , // 21
 SPI_REG_BANK_SIZE           , // 22
 CSR_I2C_MST_BANK_SIZE       , // 23
 UART_REG_BANK_SIZE          , // 24
 DAT_UART_REG_BANK_SIZE      , // 25
 FLASH_SPI_REG_BANK_SIZE     , // 26
 DMA_REG_BANK_SIZE           , // 27
 D2_DMA_REG_BANK_SIZE        , // 28
 INT_CTRL_REG_BANK_SIZE      , // 29
 SYS_UTILS_BANK_SIZE         , // 30
 RTC_MISC_REG_BANK_SIZE      , // 31
 HCI_REG_BANK_SIZE           , // 32
 CO_REG_BANK_SIZE            , // 33
 EFS_REG_BANK_SIZE           , // 34
 CSR_SPIMAS_BANK_SIZE        , // 35
 SPIMAS_TX_BUF_BANK_SIZE     , // 36
 SPIMAS_RX_BUF_BANK_SIZE     , // 37
 MRX_REG_BANK_SIZE           , // 38
 AMPDU_REG_BANK_SIZE         , // 39
 MT_REG_CSR_BANK_SIZE        , // 40
 TXQ0_MT_Q_REG_CSR_BANK_SIZE , // 41
 TXQ1_MT_Q_REG_CSR_BANK_SIZE , // 42
 TXQ2_MT_Q_REG_CSR_BANK_SIZE , // 43
 TXQ3_MT_Q_REG_CSR_BANK_SIZE , // 44
 TXQ4_MT_Q_REG_CSR_BANK_SIZE , // 45
 TXQ5_MT_Q_REG_CSR_BANK_SIZE , // 46
 MT_RESPFRM_REG_BANK_SIZE    , // 47
 HIF_INFO_BANK_SIZE          , // 48
 PHY_RATE_INFO_BANK_SIZE     , // 49
 MAC_GLB_SET_BANK_SIZE       , // 50
 BTCX_REG_BANK_SIZE          , // 51
 MIB_REG_BANK_SIZE           , // 52
 WSID_EXT_BANK_SIZE          , // 53
 RF_REG_BANK_SIZE            , // 54
 CSR_TU_RF_BANK_SIZE         , // 55
 CSR_TU_PMU_BANK_SIZE        , // 56
 CSR_TU_PHY_BANK_SIZE        , // 57
 MB_REG_BANK_SIZE            , // 58
 ID_MNG_REG_BANK_SIZE        , // 59
 MMU_REG_BANK_SIZE           , // 60
 CSR_TEMP_REG_BANK_SIZE      , // 61
 0x00000000
};
